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Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)最新文献

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PTS – Uma Arquitetura de Alto Desempenho para Sistemas de Telecomunicações PTS -电信系统的高性能架构
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23126
J. H. Zilberberg, Artur Pestana, Eliso Cavalli
{"title":"PTS – Uma Arquitetura de Alto Desempenho para Sistemas de Telecomunicações","authors":"J. H. Zilberberg, Artur Pestana, Eliso Cavalli","doi":"10.5753/sbac-pad.1990.23126","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23126","url":null,"abstract":"Este trabalho apresenta uma estrutura de Processamento Paralelo aplicável aos elementos que requerem alta capacidade de elaboração em uma arquitetura de rede inteligente. Descreve em particular, a estrutura de processamento para um Ponto de Transferência de Sinalização(PTS).","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"82 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"130581856","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Um Mecanismo Integrado de Controle de Coerência e Concorrência 一致性和竞争的综合控制机制
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23116
Adélia Cecília G. Nunes, Daniel A. Menascé
{"title":"Um Mecanismo Integrado de Controle de Coerência e Concorrência","authors":"Adélia Cecília G. Nunes, Daniel A. Menascé","doi":"10.5753/sbac-pad.1990.23116","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23116","url":null,"abstract":"Em ambientes multicache, cada processador tem a ele associado uma memória cache privada, utilizada no armazenamento de dados provenientes da memória global. A introdução de memórias cache privadas leva à necessidade do gerenciamento do acesso a dados compartilhados, que deve ser realizado por dois tipos de mecanismos de controle de acesso: mecanismo de controle de coerência e mecanismo de controle de concorrência. Na maioria dos multiprocessadores, o controle da coerência dos dados é feito por mecanismos baseados em hardware, enquanto o controle de concorrência é geralmente deixado a cargo do programador ou do compilador. Motivados pelo fato de que um melhor desempenho poderia ser obtido caso estes dois mecanismos fossem executados de forma integrada, estamos propondo neste artigo um ambiente multicache com controle integrado de coerência e concorrência.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"1 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"129839455","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Análise do Desempenho de Redes de Interconexão para Máquinas Paralelas 并行机器互连网络性能分析
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23128
Gerson Bronstein, A. Cruz, O. C. Duarte
{"title":"Análise do Desempenho de Redes de Interconexão para Máquinas Paralelas","authors":"Gerson Bronstein, A. Cruz, O. C. Duarte","doi":"10.5753/sbac-pad.1990.23128","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23128","url":null,"abstract":"O desempenho de sistemas de processamento paralelo com dezenas, ou até centenas de processadores depende do mecanismo de comunicação entre processadores utilizado. As redes de interconexão surgem como uma solução atraente, pois apresentam custo e desempenho satisfatórios quando comparadas a outras soluções. Este trabalho apresenta os resultados obtidos, através de simulação, para o desempenho de diversas estruturas de elementos comutadores (chaves) utilizados na construção de redes de interconexão. Estes resultados são discutidos e analisados e servirão para a definição da estrutura de chave a ser utilizada no MULTIPLUS , uma máquina paralela de alto desempenho que está sendo desenvolvida no Núcleo de Computação Eletrônica (NCE) da UFRJ.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"18 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"133546384","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Aumentando a Conectividade de Processos em Redes de Transputers 增加计算机网络中进程的连通性
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23118
S. V. Cavalcante, Márcia de Barros Correia
{"title":"Aumentando a Conectividade de Processos em Redes de Transputers","authors":"S. V. Cavalcante, Márcia de Barros Correia","doi":"10.5753/sbac-pad.1990.23118","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23118","url":null,"abstract":"As restrições impostas pela limitação do número de canais inter _processadores das linguagens disponíveis para os transputers [2, 3, 4, 5] dificultam bastante sua utilização. Nossa proposta é eliminar esta limitação. Em particular, vamos abordar a linguagem Occam 2 [1, 6, 10, 11, 13], verificando sua implementação atual para depois apresentar nossa proposta.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"4 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"124832569","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Implementação de Algoritmos de Visão Computacional numa Rede de “Transputers” 计算机视觉算法在计算机网络中的实现
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23105
Vania V. Estrela, Osamu Saotome
{"title":"Implementação de Algoritmos de Visão Computacional numa Rede de “Transputers”","authors":"Vania V. Estrela, Osamu Saotome","doi":"10.5753/sbac-pad.1990.23105","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23105","url":null,"abstract":"Este artigo descreve uma implementação paralela de uma técnica de visão por computador conhecida como transformada de Hough, destinada à detecção de formas em imagens digitalizadas. Os algoritmos desta classe estão sendo desenvolvidos em máquinas baseadas em \"transputers\".","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"2 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"115853267","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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DIX: Um Sistema Operacional Distribuído para Estações de Trabalho Multiprocessadoras Heterogêneas DIX:用于异构多处理器工作站的分布式操作系统
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23114
Antônio Marinho Pilla Barcellos, B. Stein, Marcos Vinicius Innocente Luz, Valdir Rossi Belmonte Filho
{"title":"DIX: Um Sistema Operacional Distribuído para Estações de Trabalho Multiprocessadoras Heterogêneas","authors":"Antônio Marinho Pilla Barcellos, B. Stein, Marcos Vinicius Innocente Luz, Valdir Rossi Belmonte Filho","doi":"10.5753/sbac-pad.1990.23114","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23114","url":null,"abstract":"Este trabalho descreve o sistema operacional DIX. Tal sistema está sendo desenvolvido para operar em uma rede local de estações de trabalho Proceda. Cada estação é um multiprocessador heterogêneo, com dois processadores: um Intel 8088 e um Motorola 68020. O objetivo do projeto DIX é criar um ambiente onde as caracteristicas peculiares deste hardware possam ser plenamente aproveitadas e ampliadas através da conexão de várias máquinas, permitindo o compartilhamento transparente de recursos, valendo-se de uma rede homogênea de estações.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"36 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"131175104","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Sistema de Memórias Multicache para uma Máquina Paralela MIMD Projeto MULTIPLUS 用于并行机器MIMD MULTIPLUS项目的多缓存内存系统
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23117
Ageu C. Pacheco Jr., A. M. Meslin
{"title":"Sistema de Memórias Multicache para uma Máquina Paralela MIMD Projeto MULTIPLUS","authors":"Ageu C. Pacheco Jr., A. M. Meslin","doi":"10.5753/sbac-pad.1990.23117","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23117","url":null,"abstract":"Memórias cache são hoje dispositivos essenciais em arquiteturas modernas de computadores. Especialmente em sistemas multiprocessados, onde os meios de comunicação entre processadores e os módulos de memória estão sujeitos a sobrecargas excessivas de transferências, a especificação cuidadosa de um sistema distribuído de caches é de fundamental importância para o desempenho final da máquina. O presente trabalho consiste do estudo e análise de várias opções de projeto de sistemas multicache para imediata aplicação no projeto de um computador paralelo MIMD de alto desempenho do NCE/UFRJ denominado Projeto MULTIPLUS. Inicialmente é feita uma breve abordagem dos aspectos clássicos envolvidos em projetos de memória cache com especial ênfase à discussão do problema da manutenção da coerência da informação. Em seguida a arquitetura do sistema MULTIPLUS é apresentada. O restante do trabalho é então dedicado à análise e discussão das diversas alternativas possíveis dentro do contexto da arquitetura MULTIPLUS, justificando aquelas adotadas.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"117 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"131079904","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Uma Avaliação de Estruturas de Memória para Multiprocessadores 多处理器内存结构的评估
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23127
Raul Queiroz Feitosa
{"title":"Uma Avaliação de Estruturas de Memória para Multiprocessadores","authors":"Raul Queiroz Feitosa","doi":"10.5753/sbac-pad.1990.23127","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23127","url":null,"abstract":"Este trabalho compara diferentes organizações de memória para multiprocessadores. A contribuição de memórias locais e memórias cache privadas para aumento de desempenho é considerada. O estudo abrange sistemas com diferentes estruturas de interconexão: barramentos compartilhados, redes \"crossbar” e redes de múltiplos estágios. O modelo porposto por Patel é extendido e aplicado a diferentes estruturas de memória. A análise indica que o miss ratio da cache é, entre os parâmetros do modelo, aquele que mais influencia o desempenho relativo das estruturas de memória consideradas. Os resultados indicam que a organização com cache e memória local é a que apresenta melhor desempenho, que é, no entanto, próximo ao apresentado pela organização que contém apenas a cache.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"22 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"124927151","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Prova de Correção de Mecanismos de Controle de Coerência em Multiprocessadores 多处理器相干控制机制的正确性证明
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23115
Adélia Cecília G. Nunes, Daniel A. Menascé
{"title":"Prova de Correção de Mecanismos de Controle de Coerência em Multiprocessadores","authors":"Adélia Cecília G. Nunes, Daniel A. Menascé","doi":"10.5753/sbac-pad.1990.23115","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23115","url":null,"abstract":"Em ambientes multicache, cada processador tem a ele associado uma memória cache privada, utilizada no armazenamento de dados provenientes da memória global. A consistência entre as cópias de um dado, que em um determinado momento pode existir em mais de uma memória cache, e o dado armazenado na memória global é garantida por um mecanismo de controle de coerência, que pode variar de multiprocessador para multiprocessador. Neste artigo nós propomos uma metodologia de prova de correção de mecanismos de controle de coerência para ambientes multicache orientados a barramento.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"19 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"121233471","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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Otimização de Programas ACTUS 优化新闻节目
Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990) Pub Date : 1990-11-07 DOI: 10.5753/sbac-pad.1990.23123
P. M. C. P. F. Maciel, C. Amorim
{"title":"Otimização de Programas ACTUS","authors":"P. M. C. P. F. Maciel, C. Amorim","doi":"10.5753/sbac-pad.1990.23123","DOIUrl":"https://doi.org/10.5753/sbac-pad.1990.23123","url":null,"abstract":"Este artigo propõe uma aplicação de técnicas de otimização de linguagens seqüenciais numa linguagem vetorial: ACTUS II. Poucas foram as modificações necessárias para que as técnicas se adaptassem às características da linguagem ACTUS II e foi alcançado bastante ganho, em termos de paralelismo. O trabalho faz parte de um projeto maior cujo objetivo é construir um compilador de ACTUS II. O compilador deverá conter o front-end, o back-end e o otimizador. A linguagem ACTUS II, as técnicas de otimização e sua aplicação na linguagem vetorial serão descritas no artigo.","PeriodicalId":388504,"journal":{"name":"Anais do III Simpósio Brasileiro de Arquitetura de Computadores e Processamento Paralelo (SBAC-PP 1990)","volume":"25 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"1990-11-07","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"122319263","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
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