Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)最新文献_第2页

Comparação entre Métodos de Decomposição de Domínio e Decomposição de Dados na Solução de Sistemas de Equações 域分解方法与数据分解方法在方程组解中的比较

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19006

G. Galante, T. A. Diverio, A. Martinotto, Delcino Picinin Júnior, R. V. Dorneles, R. L. Rizzi

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Uma abordagem de balanceamento de carga baseada em algoritmo de aprendizado de máquina genético 一种基于遗传机器学习算法的负载平衡方法

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19012

A. R. Pinto, M. R. Dantas

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Balanceamento de Carga nas Redes Inteligentes Distribuídas

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19010

N. L. O. Bodart, E. Durães, R. B. Soares, A. S. Garcia

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Escalonamento adaptativo ao uso da hierarquia de memória para máquinas multiprocessadas 多处理机器使用内存层次结构的自适应缩放

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.18997

M. Pillon, Olivier Richard

{"title":"Escalonamento adaptativo ao uso da hierarquia de memória para máquinas multiprocessadas","authors":"M. Pillon, Olivier Richard","doi":"10.5753/wscad.2004.18997","DOIUrl":"https://doi.org/10.5753/wscad.2004.18997","url":null,"abstract":"A evolução da tecnologia empregada na fabricação das memórias é mais lenta do que as empregadas aos processadores. O acesso intensivo à hierarquia de memória neste tipo de máquina, provoca a queda do desempenho das aplicações. A monitoração das transações no barramento de memória permitiu estabelecer uma relação entre a taxa de acesso a este barramento e ao desempenho das aplicações. Esta monitoração foi feita através dos contadores de desempenho em hardware. Graças a esta relação tomou-se possível estimar o speed-up de uma aplicação durante a execução. Neste contexto, o projeto DRAC (aDaptive contRol system with hArdware performance Counters) propõe um sistema de controle adaptável que visa maximizar a utilização dos recursos baseado no relacionamento entre o uso da memória e o desempenho das aplicações. A estratégia de escalonamento de DRAC busca evitar a saturação no barramento de memória, permitindo o aumento de desempenho. Este artigo descreve o protótipo do sistema DRAC através de um estudo do relacionamento entre a utilização da hierarquia de memória e o speed-up em máquinas quadri-processadas.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"229 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"125490223","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}

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Chave Crossbar Reconfigurável para Implementação Dinâmica de Topologias em Redes de Interconexão de Dados 可重构的交叉条键，用于数据互连网络拓扑的动态实现

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19003

H.C.F. Freitas, C. Martins

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Estratégias de Armazenamento para Implementações Paralelas do Método dos Elementos Finitos 有限元法并行实现的存储策略

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19008

L. Lima, Bruno Zanetti Melotti, L. Catabriga, A. M. F. Valli

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Ferramentas de Modelagem para a Predição de Performance Analítica em uma Plataforma de Processamento Paralelo 并行处理平台上分析性能预测的建模工具

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.18994

R. Herai, M. Henriques

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Um Ambiente para o Desenvolvimento e Avaliação de Algoritmos de Escalonamento para Grades Computacionais 一个开发和评估计算网格调度算法的环境

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.18996

A. Fonseca, B. Vianna, N. T. Moura, L. T. Menezes, H. A. Mendes, C. Boeres, V. Rebello

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Modelo de Memória Reconfigurável para Sistemas Paralelos 并行系统的可重构内存模型

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19001

Dulcinéia O. da Penha, H. C. D. Freitas, C. Martins

{"title":"Modelo de Memória Reconfigurável para Sistemas Paralelos","authors":"Dulcinéia O. da Penha, H. C. D. Freitas, C. Martins","doi":"10.5753/wscad.2004.19001","DOIUrl":"https://doi.org/10.5753/wscad.2004.19001","url":null,"abstract":"Arquiteturas paralelas atuais possuem modelo de memória único e estático. Entretanto, as cargas de trabalho de um sistema computacional possuem características distintas e às vezes até divergentes. Conseqüentemente, a escolha de um modelo de memória ideal é dificil e envolve custo, desempenho, disponibilidade, entre outros fatores. Neste trabalho, propomos um modelo de memória reconfigurável para sistemas computacionais paralelos chamado RMA (Reconfigurable Memory Access). Este modelo de memória visa flexibilidade e adaptabilidade na utilização de sistemas de memória de computadores paralelos. Para verificação e análise do modelo proposto, modelamos uma Rede de Petri para o modelo PRAM (Parallel Random Access Machine), uma para o MP-RAM (Message-Passing Random Access Machine) e outra para o RMA. Modelamos dois tipos de cargas de trabalho e simulamos em cada uma das Redes. Analisamos e comparamos os resultados, usando equações matemáticas (modelos analíticos). A partir dos resultados obtidos concluímos que a utilização do modelo RMA em sistemas paralelos proporciona uma melhor adequação do modelo de memória (espaço de endereçamento) do sistema ao modelo de acesso à memória de cada carga de trabalho. Além disso, traz ganho de desempenho na execução de cada aplicação e também ganho de desempenho médio do sistema.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"1 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"132114701","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}

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Uma Arquitetura DTSVLIW com Múltiplos Contextos de Execução 具有多个执行上下文的DTSVLIW架构

Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004) Pub Date : 2004-10-27 DOI: 10.5753/wscad.2004.19002

Fernando Líbio L. Almeida, A. F. D. Souza

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