Escalonamento adaptativo ao uso da hierarquia de memória para máquinas multiprocessadas

Abstract

A evolução da tecnologia empregada na fabricação das memórias é mais lenta do que as empregadas aos processadores. O acesso intensivo à hierarquia de memória neste tipo de máquina, provoca a queda do desempenho das aplicações. A monitoração das transações no barramento de memória permitiu estabelecer uma relação entre a taxa de acesso a este barramento e ao desempenho das aplicações. Esta monitoração foi feita através dos contadores de desempenho em hardware. Graças a esta relação tomou-se possível estimar o speed-up de uma aplicação durante a execução. Neste contexto, o projeto DRAC (aDaptive contRol system with hArdware performance Counters) propõe um sistema de controle adaptável que visa maximizar a utilização dos recursos baseado no relacionamento entre o uso da memória e o desempenho das aplicações. A estratégia de escalonamento de DRAC busca evitar a saturação no barramento de memória, permitindo o aumento de desempenho. Este artigo descreve o protótipo do sistema DRAC através de um estudo do relacionamento entre a utilização da hierarquia de memória e o speed-up em máquinas quadri-processadas.