面向硬件加速器扩展的可编程高能效模拟多层感知机架构 | MDPI JLPEA

本文介绍了一种面向硬件加速器扩展的可编程高能效模拟多层感知机（MLP）架构。背景方面，传统数字硬件实现虽灵活但功耗高，模拟电路因其并行性和低功耗特性成为潜在解决方案，但现有模拟神经网络在可编程性和可扩展性方面存在不足。研究目的是设计一种兼具可编程性、高能效及扩展潜力的模拟MLP硬件架构。研究采用130 nm CMOS工艺，提出包含12个神经元、可配置开关矩阵及胜者全得（WTA）电路的系统架构，通过亚阈值电路设计实现低功耗和高能效。测试结果表明，该架构在峰值能效达5.23 TOPS/W，较数字方案提升2-3个数量级。结论指出，该成果为开发大规模模拟神经网络加速器提供了关键模块验证，并为未来边缘计算的高能效AI硬件开辟了新的技术路径。