基于延迟锁相环的低功耗8倍频器设计：22纳米FDSOI工艺实现 | MDPI JLPEA

本文介绍了一种基于延迟锁相环（DLL）的低功耗8倍频器设计，采用22纳米全耗尽型绝缘体上硅（FDSOI）工艺实现。研究背景源于无线传感器网络（WSN）无电池节点设计的功耗挑战，传统锁相环（PLL）架构存在功耗高、面积大等问题。研究目的是通过优化架构与电路实现超低功耗与高稳定性。研究采用三级级联的2倍频模块，通过XOR逻辑与延迟锁相环协同实现8倍频，并提出新型电荷泵基占空比校正方案。实验结果表明，该倍频器在0.8 V供电下仅消耗130 μW功耗，核心面积0.09 mm²，性能优于同类工作。结论是该设计为无电池传感器节点的载波生成提供了高能效解决方案，并为高频低功耗集成电路的拓展应用奠定基础。