FPGA赋能RISC-V安全计算：AES协处理器FAC-V的革新设计 | MDPI JLPEA

本文介绍了葡萄牙米尼奥大学的Tiago Gomes博士团队在Journal of Low Power Electronics and Applications (JLPEA)上发表的研究，提出了一种名为FAC-V的基于FPGA的AES协处理器，专为RISC-V架构设计。该研究旨在解决物联网和边缘计算中对实时加密的高需求，通过FPGA的可重构性和并行计算能力，实现高效的安全计算。FAC-V设计包括专用的协处理器架构、混合流水线技术和指令集扩展，显著提升了加密速度和能效比。此外，研究还展示了FPGA在资源利用和功耗控制方面的优化策略，以及增强的安全设计，如抗侧信道攻击技术。FAC-V的灵活性和高效性使其成为嵌入式系统和高安全要求应用的理想解决方案。