Эффективный объединенный блок умножения/накопления с использованием мультиоперандного параллельного префиксного сумматора

Abstract

В статье разработаны и реализованы различные мультиоперандные параллельные префиксные сумматоры в объединенном блоке умножения/накопления MAC (multiply-accumulate). Мультиоперандное суммирование — улучшенный метод по сравнению с методом с использованием набора 2-операндных сумматоров во многих арифметических приложениях. Также, параллельный префиксный сумматор является одним из наиболее быстродействующих сумматоров. Таким образом, мультиоперандные сумматоры разрабатываются с использованием различных параллельных префиксных графов, которые используются для реализации объединенного MAC блока. Вначале в работе рассмотрены и проанализированы параллельные префиксные сумматоры. Далее структура данных разработанных сумматоров изменена для выполнения мультиоперандных операций, и разработан MAC блок с использованием различных мультиоперандных сумматоров на базе Xilinx Kintex 7 FPGA. Мультиоперандный сумматор Ладнера–Фишера обеспечивает оптимальные результаты относительно энергопотребления, площади и задержки, по сравнению с существующими аналогами. В соответствии с результатами, полученными в Kintex 7 FPGA, он имеет сниженное на 38,06% энергопотребление, на 17,54% — задержку распространения, и на 26,55% — количество LUT, по сравнению с существующим мультиоперандным сумматором. Соответственно, объединенный MAC блок на основе такого сумматора Ладнера–Фишера обеспечивает снижение энергопотребления на 39,95%, задержку распространения на 16,83%, и количество LUT — на 13,73%, по сравнению с классическим МАС блоком.