A 30ns 64K CMOS RAM

1984 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1984.1156702

K. Hardee, M. Griffus, R. Galvas

引用次数: 12

Abstract

This paper will describe a 30ns 64K×1 CMOS SRAM using analog circuit techniques, multistage decoding, and a single polysilicon memory cell with a buried vss line.

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30ns 64K CMOS RAM

本文将描述一个30ns 64K×1 CMOS SRAM使用模拟电路技术，多级解码，和一个多晶硅存储单元埋vss线。

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1984 IEEE International Solid-State Circuits Conference. Digest of Technical Papers

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