A triple-level wired 24K gate CMOS gate array

1985 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1985.1156854

T. Saigo, K. Niwa, T. Ohto, S. Kurosawa, T. Takada

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Abstract

This paper will describe an array using adjacent double transistor columns and 2μ design rules for a 12.8×12.8mm2chip. Implementation of a digital signal processor with 19.3K gates of RAM, multiply, ALU and control logic will be compared with a full custom design.

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三电平有线24K栅极CMOS栅极阵列

本文将描述一个使用相邻双晶体管列的阵列和12.8×12.8mm2chip的2μ设计规则。实现一个数字信号处理器与19.3K门的RAM，乘法，ALU和控制逻辑将与一个完整的定制设计进行比较。

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