A high density, low leakage, 5T SRAM for embedded caches

Proceedings of the 30th European Solid-State Circuits Conference Pub Date : 2004-11-15 DOI:10.1109/ESSCIR.2004.1356656

Ingvar Carlson, S. Anderson, S. Natarajan, A. Alvandpour

引用次数: 104

Abstract

This paper describes an embedded high density 128 Kb memory, utilizing a 5-transistor (5T) single bitline SRAM cell in a standard 0.18 /spl mu/m CMOS technology. The 5T-SRAM cell allows writing of '1', when the voltage at its single bitline is at Vcc. As a consequence, for a nondestructive read operation, the bitline is precharged to a voltage Vpc=600 mV

查看原文本刊更多论文

高密度，低泄漏，5T SRAM用于嵌入式缓存

本文描述了一种嵌入式高密度128 Kb存储器，利用标准0.18 /spl mu/m CMOS技术中的5晶体管(5T)单位行SRAM单元。5T-SRAM单元允许在其单位线电压为Vcc时写入'1'。因此，对于非破坏性读操作，位线被预充到电压Vpc=600 mV

本文章由计算机程序翻译，如有差异，请以英文原文为准。

求助全文

约1分钟内获得全文求助全文

来源期刊