Towards A QML Approach In Electronic Packaging

Thirteenth IEEE/CHMT International Electronics Manufacturing Technology Symposium Pub Date : 1992-09-28 DOI:10.1109/IEMT.1992.639856

A. Dasgupta, S. Verma, R. K. Agarwal

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Abstract

~This paper discusses validation, process verif in an integrated QML The distinctions between verification functions approach is presented analysis, simulation and product validation is to hierarchize the manufacturing variables life-cycle cost. Case applications of the mair. 1

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面向电子封装的QML方法

本文讨论了集成QML中的验证、过程验证，指出了验证功能的区别，分析、仿真和产品验证的方法是对制造变量生命周期成本进行分层。案例应用的主要内容。1

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Thirteenth IEEE/CHMT International Electronics Manufacturing Technology Symposium

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