Functional Built-In Delay Binning and Calibration Mechanism for On-Chip at-Speed Self Test

2009 Asian Test Symposium Pub Date : 2009-11-23 DOI:10.1109/ATS.2009.72

Chen-I Chung, Jyun-Sian Jhou, Ching-Hwa Cheng, Sih-Yan Li

引用次数: 5

Abstract

The self wide-range (26%~76%), fine-scale (34ps) duty cycle adjustment technique with high-precision (28ps) calibration circuit are proposed for at-speed delay test and performance binning. Test chip DFT strategies are validated fully function work by instruments and HOY wireless test system.

查看原文本刊更多论文

功能内置延迟分组和校准机制片上高速自检

提出了自宽量程(26%~76%)、精细(34ps)占空比调整技术和高精度(28ps)校准电路，用于高速延迟测试和性能合并。测试芯片的DFT策略通过仪器和HOY无线测试系统进行了验证。

本文章由计算机程序翻译，如有差异，请以英文原文为准。

求助全文

约1分钟内获得全文求助全文

来源期刊

2009 Asian Test Symposium

自引率

0.00%

发文量