Hierarchical Top-Down Layout Design Method for VLSI Chip

19th Design Automation Conference Pub Date : 1900-01-01 DOI:10.1145/800263.809291

T. Adachi, H. Kitazawa, M. Nagatani, T. Sudo

引用次数: 18

Abstract

A new hierarchical top-down layout design system for custom VLSIs has been developed. A top-down global route assignment process reduces the redundant wiring area. Routing in a single path over the whole chip enables efficient chip area use.

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