A 50µA standby 1MW × 1b/256KW × 4b CMOS DRAM

1986 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1986.1156942

S. Fujii, S. Saito, Y. Okada, M. Sato, S. Sawada, S. Shinozaki, K. Natori, O. Ozawa

引用次数: 5

Abstract

A single mask set DRAM architecture with a 1MW×1b or 256KW×4b organization, selectable by bonding configurations, will be discussed. With a CMOS half Vcccc generator, a standby current of 50μA has been achieved. A triple layer polysilicon N-well measuring 3.24μm2has resulted in a chip size of 4.4×12.3mm2with an access time of 56ns.

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50µA待机1MW × 1b/256KW × 4b CMOS DRAM

我们将讨论具有1MW×1b或256KW×4b组织的单掩码集DRAM架构，可通过键合配置进行选择。利用CMOS半Vcccc发生器，可实现50μA的待机电流。三层多晶硅n阱尺寸为3.24μm2，芯片尺寸为4.4×12.3mm2with，访问时间为56ns。

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1986 IEEE International Solid-State Circuits Conference. Digest of Technical Papers

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