2019 X Southern Conference on Programmable Logic (SPL)

Abstract

El trabajo presenta el desarrollo e implementación de un generador de baud rate basado en un divisor fraccional, con el objetivo de resolver un problema especı́fico: disponer de UARTs con tasas iguales o superiores a 230400 bps, y un reloj de sistema que no es múltiplo entero de éstas velocidades. Bajo estas condiciones, el error que genera un divisor de frecuencia digital simple excede lo tolerable en una comunicación serie ası́ncrona. Se presenta la teorı́a del divisor fraccional, las consideraciones de diseño, el proceso de desarrollo, los resultados de la implementación del generador sobre una FPGA, y las ventajas de uso del divisor fraccional.