A 45ns 16×16 CMOS multiplier

1984 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1984.1156616

Y. Kaji, N. Sugiyama, Y. Kitamura, S. Ohya, M. Kikuchi

引用次数: 6

Abstract

A 16 × 16 parallel multiplier, using 1.5μm design rule N-well CMOS technology, will be covered. A multiply time of 45ns has been achieved by using Booth's algorithm and Wallace tree reduction. The typical power dissipation is 100mW.

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一个45ns 16×16 CMOS乘法器

介绍了一种采用1.5μm设计规则n阱CMOS技术的16 × 16并行乘法器。利用Booth算法和Wallace树约简实现了45ns的乘法时间。典型功耗为100mW。

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1984 IEEE International Solid-State Circuits Conference. Digest of Technical Papers

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