A Dual-Core Multi-Threaded Xeon Processor with 16MB L3 Cache

2006 IEEE International Solid State Circuits Conference - Digest of Technical Papers Pub Date : 2006-09-18 DOI:10.1109/ISSCC.2006.1696062

S. Rusu, S. Tam, H. Muljono, D. Ayers, Jonathan Chang

引用次数: 90

Abstract

A dual-core 64b Xeonreg MP processor is implemented in a 65nm 8M process. The 435mm2 die has 1.328B transistors. Each core has two threads and a unified 1MB L2 cache. The 16MB unified, 16-way set-associative L3 cache implements both sleep and shut-off leakage reduction modes

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双核多线程Xeon处理器，16MB L3缓存

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