A 65 ns CMOS 1Mb DRAM

1986 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1986.1156984

C. Webb, R. Creek, W. Holt, G. King, I. Young

引用次数: 5

Abstract

This paper will cover a 5.3×9.6 mm CMOS 1Mb DRAM using a 28.5μm2/l transistor cell with a self-aligned contact. The memory array has been placed in an N-well reducing the soft error rate below 1000FITs without die coat.

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一个65ns CMOS 1Mb DRAM

本文将介绍一个5.3×9.6 mm CMOS 1Mb DRAM，使用28.5μm2/l的晶体管单元和自对准触点。存储阵列被放置在n孔中，在没有模具涂层的情况下将软错误率降低到1000FITs以下。

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1986 IEEE International Solid-State Circuits Conference. Digest of Technical Papers

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