A 5ns access time 64Kb ECL RAM

1987 IEEE International Solid-State Circuits Conference. Digest of Technical Papers Pub Date : 1900-01-01 DOI:10.1109/ISSCC.1987.1157113

T. Awaya, K. Toyoda, O. Nomura, Y. Nakaya, K. Tanaka, H. Sugawara

引用次数: 14

Abstract

An 8K×8 bipolar ECL RAM with segmented bit lines and Darlington drive circuits will be described. RAM uses the sharing signal line technique. Wafer process yield is obtained by use of a memory cell with deep P-well base diffusion and two row redundancy.

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将描述具有分段位线和达灵顿驱动电路的8K×8双极ECL RAM。RAM采用共享信号线技术。晶圆制程产率采用深p阱扩散和两行冗余的存储单元。

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1987 IEEE International Solid-State Circuits Conference. Digest of Technical Papers

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