查看最新文献
订阅
分享
152发文信息
历年影响因子
历年发表
投稿信息
2007 IEEE International High Level Design Validation and Test Workshop - 最新文献
Hierarchical cache coherence protocol verification one level at a time through assume guarantee
Pub Date : 2007-11-07 DOI: 10.1109/HLDVT.2007.4392796 Xiaofan Chen, Yu Yang, Michael Delisi, G. Gopalakrishnan, Ching-Tsun ChouAutomatic TLM generation for C-Based MPSoC design
Pub Date : 2007-11-07 DOI: 10.1109/HLDVT.2007.4392781 L. L. Y. Lo, S. AbdiBridging RTL and gate: correlating different levels of abstraction for design debugging
Pub Date : 2007-11-07 DOI: 10.1109/HLDVT.2007.4392790 Eric Cheung, X. Chen, F. Tsai, Y. Hsu, H. Hsieh
免责声明：
本页显示期刊或杂志信息，仅供参考学习，不是任何期刊杂志官网，不涉及出版事务，特此申明。如需出版一切事务需要用户自己向出版商联系核实。若本页展示内容有任何问题，请联系我们，邮箱：info@booksci.cn，我们会认真核实处理。
本页显示期刊或杂志信息，仅供参考学习，不是任何期刊杂志官网，不涉及出版事务，特此申明。如需出版一切事务需要用户自己向出版商联系核实。若本页展示内容有任何问题，请联系我们，邮箱：info@booksci.cn，我们会认真核实处理。
京公网安备 11010802042870号
