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2009 27th IEEE VLSI Test Symposium - 最新文献
An Electrical Model for the Fault Simulation of Small Delay Faults Caused by Crosstalk Aggravated Resistive Short Defects
Pub Date : 2009-05-03 DOI: 10.1109/VTS.2009.57 N. Houarche, M. Comte, M. Renovell, A. Czutro, P. Engelke, I. Polian, B. BeckerFalse Path Aware Timing Yield Estimation under Variability
Pub Date : 2009-05-03 DOI: 10.1109/VTS.2009.17 Lin Xie, A. Davoodi, K. Saluja, Abhishek A. SinkarPanel: Functional Verification Planning and Management - Are Good Intentions Good Enough?
Pub Date : 2009-05-03 DOI: 10.1109/VTS.2009.66 Andrew Piziali
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