FORECASTING THE YIELD PERCENTAGE OF SUITABLE ICS

Abstract

прогнозирование процента выхода годных изделий является критическим аспектом при разработке интегральных схем. Успешное определение этого процента имеет важное значение как на различных этапах разработки, так и в стадии производства. Он определяется для каждой партии изделий отдельно с помощью простых расчетов, которые включают в себя подсчет количества годных интегральных схем, которые соответствуют техническим требованиям, а также количества забракованных после каждой технологической операции или группы операций, включая контрольные этапы. В процессе оценки процента выхода годных интегральных микросхем различают две основные категории: выход годных интегральных схем по пластине (подложке) при формировании кристаллов (плат) и выход годных после стадии полной сборки, что в совокупности позволяет оценить эффективность производственного процесса и технологическую надежность системы производства интегральных микросхем в целом. Приведены математические модели, которые предназначены для описания возникновения случайных отказов интегральных схем. Представленные модели основаны, в свою очередь, на анализе статистических данных, а именно, на распределении Пауссона и биноминальном распределении. Приведенные в статье модели адаптированы под различные условия возникновения ситуаций отказа интегральных микросхем forecasting yield percentage is a critical aspect in integrated circuit design. The successful determination of this percentage is important both at various stages of development and during the production stage. It is determined for each batch of products separately using simple calculations, which include counting the number of valid integrated circuits that meet the technical requirements, as well as the number of rejected ones after each technological operation or group of operations, including control stages. In the process of assessing the percentage of yield of suitable integrated circuits, two main categories are distinguished: the yield of suitable integrated circuits on the wafer (substrate) during the formation of crystals (boards) and the yield of suitable ones after the full assembly stage, which together makes it possible to assess the efficiency of the production process and the technological reliability of the system production of integrated circuits in general. Mathematical models are presented that are intended to describe the occurrence of random failures of integrated circuits. The presented models are based, in turn, on the analysis of statistical data, namely the Pausson distribution and the binomial distribution. The models presented in the article are adapted to various conditions for the occurrence of failure situations of integrated circuits