High-speed multiplier design using multi-input counter and compressor circuits

[1991] Proceedings 10th IEEE Symposium on Computer Arithmetic Pub Date : 1991-06-26 DOI:10.1109/ARITH.1991.145532

Mayur Mehta, Vijay Parmar, E. Swartzlander

引用次数: 92

Abstract

The design of a fast multiplier implemented using either

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高速乘法器设计采用多输入计数器和压缩电路

使用任意一种实现的快速乘法器设计

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