O Fetch de uma Instrução Escalar por Ciclo Não Inibe o Paralelismo no Nível de Instrução

Abstract

Máquinas Super Escalares trazem múltiplas instruções escalares do cache de instruções por ciclo. Contudo, máquinas que buscam no cache de instruções apenas uma instrução escalar por ciclo de relógio têm demonstrado níveis de desempenho comparáveis aos de máquinas Super Escalares, como é o caso de máquinas que seguem a arquitetura Dynamic Trace Scheduled VLIW (DTSVLIW). Neste trabalho, mostramos através de experimentos que basta trazer uma instrução escalar por ciclo de máquina do cache de instruções para atingir praticamente o mesmo desempenho obtido trazendo várias instruções por ciclo graças à localidade de execução existente nos programas. Fazemos, também, a primeira comparação direta entre as arquiteturas Super Escalar, Trace Cache e DTSVLIW. Nossos resultados mostram que uma máquina DTSVLIW capaz de executar até 16 instruções por ciclo tem desempenho 21.9% superior que uma Super Escalar e 6.6% superior que uma Trace Cache com hardware equivalente.