Clean formal semantics for VHDL

Proceedings of European Design and Test Conference EDAC-ETC-EUROASIC Pub Date : 1994-02-28 DOI:10.1109/EDTC.1994.326810

Peter T. Breuer, Luis Sánchez-Fernández, C. D. Kloos

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Abstract

A simple formal semantics for the standard hardware description language VHDL is set out in functional style. The presentation comprises an executable specification for a synchronously clocked VHDL simulator.<>

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清晰的VHDL形式语义

标准硬件描述语言VHDL的一个简单的形式化语义以函数式的方式给出。该演示包括一个同步时钟VHDL模拟器的可执行规范。

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