Parallel clocking: a multi-phase clock-network for 10GHz SoC

2004 IEEE International Solid-State Circuits Conference (IEEE Cat. No.04CH37519) Pub Date : 2004-09-13 DOI:10.1109/ISSCC.2004.1332735

K. Nose, M. Mizuno

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Abstract

The realization of SoCs operating at 10GHz and multiple frequency IP-cores is possible using parallel clocking. With 2.5GHz 4-phase parallel clocking, the skew reduction circuits and multi-phase flip-flops successfully operate at 10GHz.

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2004 IEEE International Solid-State Circuits Conference (IEEE Cat. No.04CH37519)

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